职位类别： 计算机软、硬件/互联网/IT 工作地点： 北京 发布日期： 2008-05-20 工作经验： 3-5年 最低学历： 不限 管理经验： 否 工作性质： 全职 招聘人数： 2人 职位描述/要求： Job Responsibilities: Independently specify, design, implement, verify hardware re-usable HDL modules optimized for structured ASIC or FPGA device architectures. Requirements: M.S. with at least 2 years of experience, or B.S. with 4 years" experience in processor, memory controller, PCI, or networking equipment design; Solid design experience with Verilog and/or VHDL, logic synthesis, simulation and verification tools; Familiar with Front-end Flow, logic synthesis using Synopsys" Design Compiler, timing check with PrimeTime, test bench development and verification and design-for-test scan insertion; Have a track record of successful achievement in complex design projects; Good programming skills in script language, such as tcl, perl. Good documentation and communication skill, in both Chinese and English. Preferences: System level experience with FPGA architectures, microprocessors, memory controllers, DSP, networking, storage, and communications. Skillful in C, C++, shell scripts, Python, and/or Perl. 职位职责： 独立地对 ASIC 或 FPGA 的优化硬件可重用 HDL 模型进行描述，设计，执行，并验证 职位要求： 硕士学历 2 年以上工作经验；或者本科学历，有 4 年以上在处理器，内存控制其， PCI ，或网络相关芯片设计等方面工作经验 Verilog ， VHDL 设计经验丰富，熟练使用逻辑综合，仿真和验证工具 熟悉前端设计流程，熟练使用 Synopsys" Design Compiler, PrimeTime 有很强的脚本语言编程能力，如 TCL, perl 优秀的中英文交流及文档书写能力 熟悉 FPGA 者优先 联系方式： 地址：北京海淀区清华科技园创业大厦 Email: hr@agatelogic.com.cn 请注明您所要申请的职位名称。 请注明您的户口所在地。 请您在应聘材料上标明，此职位的信息来源于zhaopin.com. .
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